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Analog Circuit Recognition and Macromodelling System
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Resumo(s)
À medida que as ligações SerDes evoluem para suportar taxas de dados cada vez mais elevadas em aplicações de data centers e eletrónica de consumo, o projeto e a verificação de circuitos CTLE tornaram-se significativamente mais complexos. A caracterização precisa do comportamento de CTLEs exige frequentemente milhares de simulações SPICE ao nível do transístor, o que representa um custo computacional significativo. Esta exigência de verificação não só prolonga os ciclos de desenvolvimento, como também limita o alcance e a eficiência de ferramentas de otimização de design assistida por Inteligência Artificial.
Para enfrentar estes desafios, propõe-se uma pipeline de modelação totalmente automatizada que constrói macromodelos de alta fidelidade diretamente a partir de netlists ao nível do transístor. A estrutura integra rotulagem de nós tanto não supervisionada como supervisionada baseada em Graph Neural Networks para reconhecimento automático de circuitos; extração eficiente de macromodelos; ajuste rápido para representar de forma compacta o comportamento dos CTLEs; regularização robusta dos modelos; e desacoplamento dos parâmetros de controlo, garantindo precisão em múltiplas configurações.
A abordagem proposta reduz o número de simulações SPICE necessárias para caracterizar completamenteumcircuito CTLE controlado digitalmente de exponencial para linear em relação ao número de bits de controlo digital, mantendo o erro de modelação abaixo de 1,3 dB em todas as configurações, para todos os circuitos testados. Ao abstrair circuitos CTLE complexos em macromodelos compactos e precisos, esta framework permite uma verificação escalável e viabiliza otimização de design acelerada por Inteligência Artificial para sistemas SerDes de próxima geração.
As SerDes links scale to support ever-higher data rates in data center and consumer electronics applications, the design and verification of CTLE circuits has grown increasingly complex. Accurately characterizing CTLE behavior often requires thousands of transistorlevel SPICE simulations, creating a significant computational bottleneck. This verification burden not only prolongs development cycles but also limits the scope and efficiency of modern AI-assisted design optimization tools. To address these challenges, a fully automated macromodeling pipeline that constructs high-fidelity macromodels directly from transistor-level netlists is proposed. The framework integrates both unsupervised and supervised Graph Neural Network-based node labeling for circuit recognition, efficient macromodel extraction, fast model fitting to capture CTLE behavior compactly, robust model regularization, and control-parameter decoupling to guarantee accuracy across configurations. The proposed approach reduces the number of required SPICE simulations to fully characterize a digitally controlled CTLE circuit from exponential to linear in relation to the number of digital control bits, while maintaining modeling error below 1.3 dB across configurations, for all tested circuits. By abstracting complex CTLE circuits into accurate, compact macromodels, this framework enables scalable verification and unlocks fast, AI-driven design optimization for next-generation SerDes systems.
As SerDes links scale to support ever-higher data rates in data center and consumer electronics applications, the design and verification of CTLE circuits has grown increasingly complex. Accurately characterizing CTLE behavior often requires thousands of transistorlevel SPICE simulations, creating a significant computational bottleneck. This verification burden not only prolongs development cycles but also limits the scope and efficiency of modern AI-assisted design optimization tools. To address these challenges, a fully automated macromodeling pipeline that constructs high-fidelity macromodels directly from transistor-level netlists is proposed. The framework integrates both unsupervised and supervised Graph Neural Network-based node labeling for circuit recognition, efficient macromodel extraction, fast model fitting to capture CTLE behavior compactly, robust model regularization, and control-parameter decoupling to guarantee accuracy across configurations. The proposed approach reduces the number of required SPICE simulations to fully characterize a digitally controlled CTLE circuit from exponential to linear in relation to the number of digital control bits, while maintaining modeling error below 1.3 dB across configurations, for all tested circuits. By abstracting complex CTLE circuits into accurate, compact macromodels, this framework enables scalable verification and unlocks fast, AI-driven design optimization for next-generation SerDes systems.