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Publicação
Analysis and Design of Ring Amplifiers for Pipeline ADCs
| Nome: | Descrição: | Tamanho: | Formato: | |
|---|---|---|---|---|
| 9.71 MB | Adobe PDF |
Orientador(es)
Resumo(s)
The main focus of this thesis is the study of ring amplifier configurations for use as a residue
amplifier in pipeline analog-to-digital converters. Two implementations have been studied:
the conventional and the critically damped configurations. The conventional amplifier has
been analyzed, leading to the development of a robust parametric simulation testbench and
a deeper understanding of the fundamentals of ring amplification, from which a theoretical
computer-based model has been created. For the critically damped ring amplifier, the
computational model was adapted and a design approach based on the 𝑔𝑀 /𝐼𝐷 method
was developed to assess its suitability for pipeline analog-to-digital converters. This
method uses fast computational iterations reducing the need for extensive simulations,
yet remaining consistent with practical simulation results. Although employed in a flip-
around configuration with a 3-bit resolution, the design strategy is versatile enough to be
adapted to other environments simply by changing testing framework parameters.
A critically damped ring amplifier in 65 nm CMOS technology was successfully developed,
featuring two designs: one optimized for open-loop gain, achieving 53.6 dB, and another
focused on optimizing GBW, reaching 5.7 GHz with a correspondent settling time of 345.7
ps. The gain-oriented design delivered an ENOB of 10.7 bits, a THD of -67.1 dB, and
consumed 1.0 mW. In contrast, the GBW-oriented design achieved an ENOB of 13.0 bits,
a THD of -80.4 dB, and consumed 2.0 mW.
Additionally, an extensive literature review presents the evolution of ring amplification as
a residue amplifier, providing a detailed explanation of the fundamental configurations
and highlighting their evolution as they converge towards a specific design focus.
O foco principal desta tese é o estudo de configurações de amplificadores em anel para uso como amplificador de resíduo em conversores analógico para digital concorrencionais. Foram estudadas duas implementações: a configuração convencional e a criticamente amortecida. O amplificador convencional foi analisado, levando ao desenvolvimento de um banco de testes de simulação paramétrica robusto e a uma compreensão profunda dos fundamentos da amplificação em anel, a partir dos quais foi criado um modelo teórico baseado em computador. Para o amplificador em anel criticamente amortecido, o modelo computacional foi adaptado e foi desenvolvida uma abordagem de projeto baseada no método 𝑔𝑚 /𝐼𝐷 para avaliar a sua adequação a conversores analógico para digital concorrencionais. Este método utiliza iterações computacionais rápidas, reduzindo a necessidade de simulações extensas, mas mantendo-se consistente com os resultados de simulações práticas. Embora utilizado numa configuração invertida com uma resolução de 3 bits, a estratégia de projeto é suficientemente versátil para ser adaptada a outros ambientes, bastando alterar os parâmetros da estrutura de ensaio. Um amplificador em anel criticamente amortecido em tecnologia CMOS de 65 nm foi desenvolvido com sucesso, apresentando dois dimensionamentos: um otimizado para o ganho em malha aberta, atingindo 53.6 dB, e outro focado na otimização do GBW, alcançando 5.7 GHz com um tempo de estabelecimento correspondente de 345.7 ps. O projeto orientado para ganho forneceu um ENOB de 10.7 bits, uma THD de -67.1 dB e consumiu 1.0 mW. Em contraste, o projeto orientado para GBW alcançou um ENOB de 13.0 bits, uma THD de -80.4 dB e consumiu 2.0 mW. Adicionalmente, uma extensa revisão da literatura apresenta a evolução da amplificação em anel como amplificador de resíduo, fornecendo uma explicação detalhada das configurações fundamentais e destacando sua evolução à medida que convergem para um foco de desempenho específico.
O foco principal desta tese é o estudo de configurações de amplificadores em anel para uso como amplificador de resíduo em conversores analógico para digital concorrencionais. Foram estudadas duas implementações: a configuração convencional e a criticamente amortecida. O amplificador convencional foi analisado, levando ao desenvolvimento de um banco de testes de simulação paramétrica robusto e a uma compreensão profunda dos fundamentos da amplificação em anel, a partir dos quais foi criado um modelo teórico baseado em computador. Para o amplificador em anel criticamente amortecido, o modelo computacional foi adaptado e foi desenvolvida uma abordagem de projeto baseada no método 𝑔𝑚 /𝐼𝐷 para avaliar a sua adequação a conversores analógico para digital concorrencionais. Este método utiliza iterações computacionais rápidas, reduzindo a necessidade de simulações extensas, mas mantendo-se consistente com os resultados de simulações práticas. Embora utilizado numa configuração invertida com uma resolução de 3 bits, a estratégia de projeto é suficientemente versátil para ser adaptada a outros ambientes, bastando alterar os parâmetros da estrutura de ensaio. Um amplificador em anel criticamente amortecido em tecnologia CMOS de 65 nm foi desenvolvido com sucesso, apresentando dois dimensionamentos: um otimizado para o ganho em malha aberta, atingindo 53.6 dB, e outro focado na otimização do GBW, alcançando 5.7 GHz com um tempo de estabelecimento correspondente de 345.7 ps. O projeto orientado para ganho forneceu um ENOB de 10.7 bits, uma THD de -67.1 dB e consumiu 1.0 mW. Em contraste, o projeto orientado para GBW alcançou um ENOB de 13.0 bits, uma THD de -80.4 dB e consumiu 2.0 mW. Adicionalmente, uma extensa revisão da literatura apresenta a evolução da amplificação em anel como amplificador de resíduo, fornecendo uma explicação detalhada das configurações fundamentais e destacando sua evolução à medida que convergem para um foco de desempenho específico.
Descrição
Palavras-chave
ADC analog-to-digital converter pipeline RA residue amplifier ring amplifier