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Publicação
Delay-Line Reservoir Computer System-on-Chip
| Nome: | Descrição: | Tamanho: | Formato: | |
|---|---|---|---|---|
| 4.13 MB | Adobe PDF |
Autores
Orientador(es)
Resumo(s)
As an increasingly digitized society materialises, it becomes a priority to process large
volumes of data. Artificial intelligence particularly thrives the most when given access to
large datasets of information, thus becoming extensively more potent these days. One such
powerful technique is RNNs, typically applicable to forecasting and system modelling
tasks. Traditionally these are resource-intensive models and thus often difficult to deploy
as a System-on-Chip (SoC). In this work, we’ve taken a novel approach to RNNs — Delay
Line Reservoir Computing (DLRC)— a resource-efficient machine learning paradigm to
develop an FPGA-based machine learning accelerator. A first-approach implementation
was done in software to serve as a target for the behaviour of the accelerator. The
prototype performed up to standards under three distinct levels of complexity in time-
series prediction and system identification tasks. A study on the impact of number format
on performance was conducted and the 16-bit fixed-point format exhibited a good balance
between resource usage and performance. The SoC architecture in our design comprises
a MicroBlaze soft processor and a custom peripheral for the DLRC. In addition, an
innovative and compact mask generator was designed to avoid the need to store the entire
mask vector further improving resource efficiency. The behaviour of the hardware twin
matched the intended behaviour in one-to-one simulations showing promising results
towards an SoC implementation. With this work, we have proven the potential of using
DLRCs to act as a digital twin of highly complex dynamic systems and as a powerful and
resource-smart forecasting device.
À medida que a sociedade se torna mais digital, o processamento de grandes volumes de dados torna-se uma prioridade. A inteligência artificial beneficia de maiores conjuntos de dados, tornando-se assim cada vez mais potente nos dias de hoje. Uma dessas poderosas técnicas são as RNNs, normalmente aplicáveis a tarefas de previsão e de modelação de sistemas. Tradicionalmente, são modelos que consomem muitos recursos e, portanto, são frequentemente difíceis de implementar em System-on-Chip (SoC). Neste trabalho, adoptámos uma nova abordagem às RNNs - Delay Line Reservoir Computing (DLRC) - um paradigma de aprendizagem automática eficiente para desenvolver um acelerador de aprendizagem automática baseado em FPGA. Foi feita uma implementação de primeira abordagem em software para servir de objetivo para o comportamento do acelerador. O protótipo teve um desempenho dentro dos padrões aceites em três tarefas distintas de previsão de séries temporais e de identificação de sistemas. Foi efectuado um estudo sobre o impacto do formato dos números no desempenho, e o formato de fixed-point de 16 bits apresentou o melhor equilíbrio entre a utilização de recursos e a perda de desempenho. Além disso, foi concebido um gerador de máscaras inovador e compacto para evitar armazenar todo o vetor de máscaras, melhorando ainda mais a eficiência dos recursos. A nossa implementação tem uma potência total no chip de 0,266 W, e a maioria dos recursos ficou abaixo de 5% do total disponível. O comportamento do hardware correspondeu ao pretendido em simulações um-para-um, mostrando resultados promissores para uma implementação SoC. Com este trabalho, provámos o potencial da utilização de DLRCs para atuar como um gémeo digital de sistemas dinâmicos altamente complexos e como um dispositivo de previsão poderoso.
À medida que a sociedade se torna mais digital, o processamento de grandes volumes de dados torna-se uma prioridade. A inteligência artificial beneficia de maiores conjuntos de dados, tornando-se assim cada vez mais potente nos dias de hoje. Uma dessas poderosas técnicas são as RNNs, normalmente aplicáveis a tarefas de previsão e de modelação de sistemas. Tradicionalmente, são modelos que consomem muitos recursos e, portanto, são frequentemente difíceis de implementar em System-on-Chip (SoC). Neste trabalho, adoptámos uma nova abordagem às RNNs - Delay Line Reservoir Computing (DLRC) - um paradigma de aprendizagem automática eficiente para desenvolver um acelerador de aprendizagem automática baseado em FPGA. Foi feita uma implementação de primeira abordagem em software para servir de objetivo para o comportamento do acelerador. O protótipo teve um desempenho dentro dos padrões aceites em três tarefas distintas de previsão de séries temporais e de identificação de sistemas. Foi efectuado um estudo sobre o impacto do formato dos números no desempenho, e o formato de fixed-point de 16 bits apresentou o melhor equilíbrio entre a utilização de recursos e a perda de desempenho. Além disso, foi concebido um gerador de máscaras inovador e compacto para evitar armazenar todo o vetor de máscaras, melhorando ainda mais a eficiência dos recursos. A nossa implementação tem uma potência total no chip de 0,266 W, e a maioria dos recursos ficou abaixo de 5% do total disponível. O comportamento do hardware correspondeu ao pretendido em simulações um-para-um, mostrando resultados promissores para uma implementação SoC. Com este trabalho, provámos o potencial da utilização de DLRCs para atuar como um gémeo digital de sistemas dinâmicos altamente complexos e como um dispositivo de previsão poderoso.
Descrição
Palavras-chave
Machine Learning Accelerator Delay-Line Reservoir Computing System-On-Chip FPGA Neuromorphic