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Publicação
Design and Simulation of an RVCO using Chopping Clock Techniques to improve Noise Performance
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Resumo(s)
In this work, an RVCO is designed and simulated using chopping clock techniques to improve its noise performance, with the purpose of being implemented into a type-II PLL with an analog based loop filter. The chosen topology utilizes a pseudo-differential RVCO and two phase combiners with different multiplying factors which will increase the output frequency tuning range significantly without putting at risk the noise performance of the whole.
The RVCO is designed in 16nm FinFET technology and to ensure a proper performance it is analyzed over several corners with process, voltage and temperature variations (PVT) which guarantee that the topology is robust enough to move on into industrial use.
In the typical process corner (TT/0.8V/25ºC), the phase noises obtained are 106.8, 127.7 and 145.6 dBc/Hz with a x3 phase combiner and 104.3, 126.9 and 146.3 dBc/Hz with a x5 phase combiner, these values were taken for frequencies 1, 10 and 100 MHz respectively. Furthermore, for the jitter the values obtained are 139.2 and 166.2 fsec for the x3 and x5 phase combiners respectively and the circuit’s yield has been tested for the output frequency tuning range of 2.5 – 8 GHz (104.8%). When put in comparison with other topologies presented in the literature, it has better noise responses, a good fre-quency tuning range, with an average circuit area and power consumption, lastly it boasts the best figure-of-merit in comparison to other topologies.
Although, some corners do not meet the specifications of phase noise by about 1 dBc/Hz it won’t affect the general application of the topology, its main problem is the duty cycle which is too high, averaging 51.7% and 54.7% for the x3 and x5 phase combiners respectively, due to the increase in delay time caused by the level converter signal scaling.
Neste trabalho, um RVCO é projetado e simulado usando técnicas de chopping clock para me-lhorar seu desempenho de ruído, com o propósito de ser implementado em uma PLL tipo II com um loop filter analógico. A topologia escolhida utiliza um RVCO pseudo-diferencial e dois combinadores de fase com diferentes fatores de multiplicação que aumentarão significativamente a frequency tuning range sem colocar em risco o desempenho de ruído do todo. O RVCO é projetado em tecnologia FinFET de 16nm e para garantir um desempenho adequado é analisado em vários corners com variações de processo, tensão e temperatura (PVT) que garantem que a topologia seja robusta o suficiente para passar para uso industrial. No canto de processo típico (TT/0,8V/25ºC), os ruídos de fase obtidos são 106.8, 127.7 e 145.6 dBc/Hz com um combinador de fase x3 e 104.3, 126.9 and 146.3 dBc/Hz com um combinador de fase x5, estes valores foram retirados para as frequências de 1, 10 e 100 MHz, respetivamente. Além disso, para o jitter os valores médios obtidos são 139.2 e 166.2 fsec para os combinadores de fase x3 e x5 respetivamente e a yield do circuito foi testado para a faixa de sintonia de frequência de saída de 2,5 – 8 GHz (104,8%). Quando comparado com outras topologias apresentadas na literatura, possui melhores respostas ao ruído, uma boa frequency tuning range, com uma área de circuito e consumo de energia razoável, por fim, apresenta o melhor figure-of-merit em comparação com outras topologias. Embora alguns cantos não obedeçam às especificações de ruído de fase por cerca de 1 dBc/Hz, isso não afetará a aplicação geral da topologia, o seu principal problema é o duty cycle que é muito alto, com média de 51,7% e 54,7% para os combinadores de fase x3 e x5 respetivamente, devido ao aumento do tempo de atraso causado pela amplificação do sinal no level converter.
Neste trabalho, um RVCO é projetado e simulado usando técnicas de chopping clock para me-lhorar seu desempenho de ruído, com o propósito de ser implementado em uma PLL tipo II com um loop filter analógico. A topologia escolhida utiliza um RVCO pseudo-diferencial e dois combinadores de fase com diferentes fatores de multiplicação que aumentarão significativamente a frequency tuning range sem colocar em risco o desempenho de ruído do todo. O RVCO é projetado em tecnologia FinFET de 16nm e para garantir um desempenho adequado é analisado em vários corners com variações de processo, tensão e temperatura (PVT) que garantem que a topologia seja robusta o suficiente para passar para uso industrial. No canto de processo típico (TT/0,8V/25ºC), os ruídos de fase obtidos são 106.8, 127.7 e 145.6 dBc/Hz com um combinador de fase x3 e 104.3, 126.9 and 146.3 dBc/Hz com um combinador de fase x5, estes valores foram retirados para as frequências de 1, 10 e 100 MHz, respetivamente. Além disso, para o jitter os valores médios obtidos são 139.2 e 166.2 fsec para os combinadores de fase x3 e x5 respetivamente e a yield do circuito foi testado para a faixa de sintonia de frequência de saída de 2,5 – 8 GHz (104,8%). Quando comparado com outras topologias apresentadas na literatura, possui melhores respostas ao ruído, uma boa frequency tuning range, com uma área de circuito e consumo de energia razoável, por fim, apresenta o melhor figure-of-merit em comparação com outras topologias. Embora alguns cantos não obedeçam às especificações de ruído de fase por cerca de 1 dBc/Hz, isso não afetará a aplicação geral da topologia, o seu principal problema é o duty cycle que é muito alto, com média de 51,7% e 54,7% para os combinadores de fase x3 e x5 respetivamente, devido ao aumento do tempo de atraso causado pela amplificação do sinal no level converter.
Descrição
Palavras-chave
RVCO Phase combiner Level converter Noise optimization 16 nm FinFET