A carregar...
Publicação
DESIGN AND LAYOUT OF A NEURAL STIMULATOR USING 55NM STANDARD CMOS TECHNOLOGY
| Nome: | Descrição: | Tamanho: | Formato: | |
|---|---|---|---|---|
| 4.32 MB | Adobe PDF |
Orientador(es)
Resumo(s)
This work addresses the development of implantable neural stimulators, biomedical
devices that deliver controlled electrical pulses to neural tissues, modulating nervous
system activity. Such systems play a key role in the treatment of neurological disorders,
where precise stimulation can alleviate symptoms and improve quality of life. The chal-
lenge lies in ensuring safe, reliable, compact circuitry that prevents charge accumulation
in biological tissue while remaining suitable for large-scale high-voltage integration.
High-voltage Complementary Metal-Oxide-Semiconductor (CMOS) or Bipolar-CMOS-
DMOS (BCD) implementations provide robustness for high-voltage stimulation but at the
cost of larger silicon area, higher power, and limited integration. In contrast, standard
CMOS reduces area and enables highly integrated neural interfaces, though it is inherently
incompatible with high-voltage stimulation. To address this, the proposed architecture
employs stacked transistors in the output driver to withstand high stimulation voltages
in standard CMOS, along with Active Charge Balance (ACB) to compensate for charge
accumulation, dynamic gate biasing, and other key blocks.
The stimulator was implemented in a Taiwan Semiconductor Manufacturing Company
(TSMC) 55nm CMOS technology with a 10 V supply voltage. The output driver was
characterized with a maximum current of 254 𝜇A and a stimulation period of 1 ms.
Simulations were performed under Process, Voltage and Temperature (PVT) and Monte
Carlo (MC) corners to verify the proposed stimulator. The ACB mechanism allowed
precise detection of deviations within ±200 mV of the Reference Potential (VREF), further
increased to ±250 mV due to comparators offset.
The post-layout simulations validated the output driver behavior, showing good
performance match between pre- and post-layout results. The 0.05 mm2 estimated area
proved competitive, confirming that standard CMOS can provide compact, efficient, and
safe circuitry, representing a relevant contribution toward reliable neural stimulation
applications.
Este trabalho aborda o desenvolvimento de estimuladores neurais implantáveis, dis- positivos biomédicos que fornecem impulsos elétricos controlados a tecidos neurais, modulando a atividade do sistema nervoso. Estes sistemas desempenham um papel essencial no tratamento de distúrbios neurológicos, onde estimulação precisa pode ali- viar sintomas e melhorar a qualidade de vida. O desafio consiste em garantir circuitos seguros, confiáveis e compactos que evitem o acúmulo de carga nos tecidos biológicos, mantendo-se adequados para integração de alta tensão e em larga escala. Implementações de alta tensão em Complementary Metal-Oxide-Semiconductor (CMOS) ou Bipolar-CMOS-DMOS (BCD) oferecem robustez para estimulação de alta tensão, mas ao custo de maior área de silício, consumo de energia e integração limitada. Em contraste, CMOS padrão reduz a área e permite interfaces neurais altamente integradas, embora seja intrinsecamente incompatível com estimulação de alta tensão. Para resolver essa limitação, a arquitetura proposta emprega transístores empilhados no output driver para suportar altas tensões em CMOS padrão, juntamente com Active Charge Balance (ACB) para compensar o acúmulo de carga, polarização dinâmica de porta e outros blocos essenciais. O estimulador foi implementado em tecnologia CMOS de 55 nm da Taiwan Semicon- ductor Manufacturing Company (TSMC) com tensão de alimentação de 10 V. O output driver foi caracterizado com corrente máxima de 254 𝜇A e período de estimulação de 1 ms. As simulações foram realizadas sob condições Process, Voltage and Temperature (PVT) e Monte Carlo (MC) para validar o estimulador proposto. O mecanismo de ACB permitiu deteção precisa de desvios dentro de ±200 mV do potencial de referencia, VREF, aumentado para ±250 mV devido ao offset dos comparadores. As simulações post-layout confirmaram o comportamento do output driver, mostrando boa correspondência entre os resultados pre- e post-layout. A área estimada de 0.05 mm2 mostrou-se competitiva, confirmando que CMOS padrão pode fornecer circuitos compac- tos, eficientes e seguros, contribuindo para aplicações confiáveis de estimulação neural.
Este trabalho aborda o desenvolvimento de estimuladores neurais implantáveis, dis- positivos biomédicos que fornecem impulsos elétricos controlados a tecidos neurais, modulando a atividade do sistema nervoso. Estes sistemas desempenham um papel essencial no tratamento de distúrbios neurológicos, onde estimulação precisa pode ali- viar sintomas e melhorar a qualidade de vida. O desafio consiste em garantir circuitos seguros, confiáveis e compactos que evitem o acúmulo de carga nos tecidos biológicos, mantendo-se adequados para integração de alta tensão e em larga escala. Implementações de alta tensão em Complementary Metal-Oxide-Semiconductor (CMOS) ou Bipolar-CMOS-DMOS (BCD) oferecem robustez para estimulação de alta tensão, mas ao custo de maior área de silício, consumo de energia e integração limitada. Em contraste, CMOS padrão reduz a área e permite interfaces neurais altamente integradas, embora seja intrinsecamente incompatível com estimulação de alta tensão. Para resolver essa limitação, a arquitetura proposta emprega transístores empilhados no output driver para suportar altas tensões em CMOS padrão, juntamente com Active Charge Balance (ACB) para compensar o acúmulo de carga, polarização dinâmica de porta e outros blocos essenciais. O estimulador foi implementado em tecnologia CMOS de 55 nm da Taiwan Semicon- ductor Manufacturing Company (TSMC) com tensão de alimentação de 10 V. O output driver foi caracterizado com corrente máxima de 254 𝜇A e período de estimulação de 1 ms. As simulações foram realizadas sob condições Process, Voltage and Temperature (PVT) e Monte Carlo (MC) para validar o estimulador proposto. O mecanismo de ACB permitiu deteção precisa de desvios dentro de ±200 mV do potencial de referencia, VREF, aumentado para ±250 mV devido ao offset dos comparadores. As simulações post-layout confirmaram o comportamento do output driver, mostrando boa correspondência entre os resultados pre- e post-layout. A área estimada de 0.05 mm2 mostrou-se competitiva, confirmando que CMOS padrão pode fornecer circuitos compac- tos, eficientes e seguros, contribuindo para aplicações confiáveis de estimulação neural.
Descrição
Palavras-chave
Neural Stimulator Standard CMOS Compliance voltage Active Charge Balance (ACB) Output Driver Dynamic Gate Biasing