Publicação
Low Noise Time to Digital Converters as Phase Detectors for All Digital PLLs
| datacite.subject.fos | Engenharia e Tecnologia::Nanotecnologia | pt_PT |
| dc.contributor.advisor | Oliveira, Luís | |
| dc.contributor.advisor | Figueiredo, Michael | |
| dc.contributor.author | Viegas, Carolina Simão | |
| dc.date.accessioned | 2023-04-21T18:43:20Z | |
| dc.date.available | 2023-04-21T18:43:20Z | |
| dc.date.issued | 2022-10 | |
| dc.description.abstract | Nowadays PLLs are used in in almost every electronic circuit, because phase correction and detection are very important in a circuit. For this phase detection TDCs are used. This work proposes and demonstrates a Low noise Time to Digital Converter (TDC). This Time to Digital converter will be used as a phase detector in an all Digital PLL, with a 100 MHz frequency. The proposed topology employs CMOS inverters, and Set and Reset Flip Flops, due to their simplicity, to achieve a 4 bit circuit. The performance of the circuit was studied by evaluation fundamental parameters like RMS jitter, linearity, resolution and range. To further test the circuit a mismatch and noise analysis was performed, by testing the circuit with the PVT corners and Monte Carlo variations. The proposed TDC is simulated, using UMC 130 nm CMOS technology, achieves a RMS jitter of 22.9 f s, a INL and DNL error of 0.13 and 0.11 LSB respectively and a resolution of 15.3 ps. The TDC also has a power consumption of 1.11 mW and a area of 0.143 mm2. | pt_PT |
| dc.description.abstract | Atualmente as PLLs são utilizadas em quase todos os circuitos eletrónicos, porque a correção e a deteção de fase são muito importantes num circuito. Para esta deteção de fase são utilizados CTDs. Este trabalho propõe e demonstra um conversor de tempo para digital (CTD) de baixo ruído. Este conversor de tempo para digital será utilizado como detetor de fase num PLL completamente Digital, com frequência de 100 MHz. A topologia proposta emprega inversores CMOS e Flip Flops Set e Reset, devido à sua simplicidade, para obter um circuito de 4 bits. O desempenho do circuito foi estudado pela avaliação de parâmetros fundamentais como jitter RMS, linearidade, resolução e alcance. Para testar ainda mais o circuito foi realizada uma análise de incompatibilidade e ruído, testando o circuito com os cantos PVT e variações de Monte Carlo. O CTD proposto é simulado, usando tecnologia UMC 130 nm CMOS, atinge um jitter RMS de 22,9 f s, um erro INL e DNL de 0,13 e 0,11 LSB respetivamente e uma resolução de 15,3 ps. O CTD tem também um consumo de energia de 1,11 mW e uma área de 0.143 mm2. | pt_PT |
| dc.identifier.uri | http://hdl.handle.net/10362/152032 | |
| dc.language.iso | eng | pt_PT |
| dc.subject | Time-to-Digital Converter (TDC) | pt_PT |
| dc.subject | Phase Locked Loop (PLL) | pt_PT |
| dc.subject | All Digital PLL (ADPLL) | pt_PT |
| dc.subject | Phase detector | pt_PT |
| dc.subject | Inverter | pt_PT |
| dc.subject | Delay line | pt_PT |
| dc.title | Low Noise Time to Digital Converters as Phase Detectors for All Digital PLLs | pt_PT |
| dc.type | master thesis | |
| dspace.entity.type | Publication | |
| rcaap.rights | openAccess | pt_PT |
| rcaap.type | masterThesis | pt_PT |
| thesis.degree.name | MASTER IN MICRO AND NANOTECHNOLOGIES ENGINEERING | pt_PT |