MULTIPLICAÇÃO DE INTEIROS EM HARDWARE DIGITAL. IMPLEMENTAÇÃO EM VHDL

Abstract

A operação de multiplicação está presente na generalidade dos sistemas de computação en- volvendo operações aritméticas. Assim, é relevante para a construção de qualquer circuito identificar os métodos mais eficientes de implementação da operação de multiplicação de inteiros. Baseando-se na análise de soluções para a realização de multiplicadores de números inteiros em hardware, o objetivo principal desta dissertação é o de analisar soluções que permitem o seu cálculo durante um ciclo de relógio, bem como gerar código VHDL associado à sua implementação. Assim, são analisadas diferentes arquiteturas de multiplicação de inteiros, nomeadamente os multiplicadores de matriz, de Booth e de Wallace. É explorada também a utilização de tabelas de consulta (Look-Up Tables), de forma a obter soluções de implementação aproximadas. A solução aproximada consistirá na utilização de espaços transformados, utilizando logaritmos, guardados em tabelas de consulta, sendo incluída uma análise da relação entre o erro do resultante no cálculo do produto e o número de bits dos operandos e das tabelas de consulta. Após a análise, as topologias referidas são implementadas utilizando a linguagem VHDL. Assim, para cada método, é apresentada a sua implementação em VHDL, com o devido estudo prévio sobre a sua arquitetura. Finalmente, tendo o referido objetivo de gerar código VHDL de multiplicadores de solução de lógica combinatória, esta dissertação contribui com a criação de uma ferramenta, em Python, para gerar automaticamente o código VHDL para a multiplicação em lógica combinatória.

Multiplication is present in almost all computing systems including arithmetic operations. It is therefore important for the construction of any circuit to identify the most efficient methods of implementing the multiplication of integer numbers. Based on the analysis of solutions for the implementation of multipliers of integers in hardware, the main objective of this dissertation is to analyze solutions that allow their calculation during a clock cycle, as well as to generate VHDL code associated with their implementation. Different integer multiplication architectures are analysed, namely Array Multiplier, Booth’s Multiplier and Wallace Tree Multiplier. The use of look-up tables is also explored in order to obtain algorithms of approximate results. The approximate results will be obtained by using transformation functions using logarithms, saved in look-up tables. It will also be analysed the relation between the resulting error after the multiplication process and the number of bits of the operands and look-up tables. After the analysis, the previous topologies are implemented using VHDL language code. Thus, for each method, its implementation in VHDL is presented, with the appropriate analysis of its architecture. Finally, with the aim of generating VHDL code for combinational logic multipliers, this dissertation contributes with the implementation of an algorithm, in Python, to automatically generate the VHDL code for combinational multipliers.