An 18GHz Wide-Band Buffer

Abstract

Recent developments in wireless communication and systems, such as sixth-generation (6G), radar and instrumentation have led to massive use of high-frequency carriers. As a result, there is a high demand for Analog-to-Digital Converters (ADCs) in direct-conversion architectures with high bandwidth, high-resolution, and with the highest possible power efficiency and spectral purity. A potential performance enhancement of an ADC can be realized by adding a voltage Input Buffer (IB). To increase the IB bandwidth and decrease the distortion from the nonlinear sampling circuit, a low output impedance is required. Therefore, to achieve low output impedance, it is necessary to dissipate power that is often equal to or greater than the power dissipated in the rest of the ADC blocks combined, since the output impedance is inversely proportional to the bias current. Consequently, input buffers are one of the most "power-hungry" building blocks of any direct receiver chain. In recent years, due to the high ADC resolution and quantization range, the existing approaches use IBs with supply voltages above the nominal rails, for instance, 2.5 or 4.0 V, to increase the linearity and to not limit the ADC output swing. However, it inherently creates reliability and robustness issues. This work investigates several different input buffers implemented in 7 nm FinFET technology with 1.8V of supply voltage in which a one pico farad of sampling capacitance is driven. The study starts by exploring four single-stage topologies in thick gate devices with and without linearity techniques, for example, the drain-source voltage "bootstrap" technique. Moreover, two bandwidth extension techniques are introduced, for instance, the Bridge T-coil with Series Peaking and the Distributed Approach. Lastly, two-stage IB architectures with thick oxide devices together with thin oxide devices are implemented. Finally, the new solutions presented meet the requirements by exhibiting more than 18 GHz of bandwidth with a linearity (IIP3) higher than 16.3 dBm, and a DC power consumption lower than 178.2 mW without compromising reliability and robustness issues.

Os mais recentes desenvolvimentos nos sistemas de comunicação sem fios, como a sexta geração (6G) de redes móveis, levaram ao uso massivo de portadoras de alta frequência. Com efeito, é crescente a demanda por conversores analógico-digital (ADCs) nas arquiteturas de conversão direta, com elevada largura de banda, de alta resolução, com um baixo consumo de energia e com uma elevada linearidade. Uma potencial melhoria no desempenho do ADC pode ser alcançada através de um input buffer (IB). Para aumentar a largura de banda do IB e diminuir a distorção causada pelo circuito de amostragem é necessária uma baixa impedância de saída. Sendo a impedância de saída inversamente proporcional à corrente de polarização, para alcançar umaimpedância de saída baixa é essencial dissiparpotência que muitas das vezes é igualou superior à soma da potência consumida no resto dos blocos do ADC. Consequentemente, o input buffer é um dos blocos da cadeia recetora que mais energia consume. Nos últimos anos, devido à elevada resolução do ADC, as abordagens existentes usam input buffers com tensões de alimentação superiores à tensão nominal de alimentação, por exemplo, 2.5 ou 4.0 V, de forma a aumentar a linearidade e não limitar a tensão saída do ADC. Porém, inerentemente surgem questões de fiabilidade e robustez. Neste contexto, o escopo do presente trabalho é investigar diversos input buffers implementados em tecnologia 7 nm FinFET com 1.8V de tensão de alimentação e com uma capacidade de carga de um pico farad. O estudo começa por explorar quatro topologias de input buffer com dispositivos de grandes dimensões, com e sem técnicas de linearidade, nomeadamente, a técnica que força a tensão dreno-fonte a ser constante. Ademais, são introduzidas duas técnicas que aumentam a largura de banda, The Bridge T-coil com Series Peaking e a Distributed Approach. Finalmente, são implementadas arquiteturas de input buffer com dois andares em dispositivos de pequenas e grandes dimensões. Por último, são apresentadas novas soluções que cumprem inteiramente as especificações, uma vez que exibem uma largura de banda maior que 18 GHz com uma linearidade (IIP3) superior 16.3 dBm e um consumo de potência inferior a 178.2mW, sem comprometer a fiabilidade e a robustez dos dispositivos.