Generation of Spread Spectrum Clock in LC-tank Based PLLs

Abstract

In order to produce Spectrum Spread Clock (SSC) at the Phased-Locked Loop (PLL) for electromagnetic interference (EMI) reduction, this work presents a Digital to Time Converter (DTC) topology, with the objective to apply phase modulation in the PLL. In this work it is firstly studied the linear small-signal model of the PLL. Then it is studied and compared the linearity achieved by the DTC with two working methods. The two methods are based in a constant and a variable voltage slope generation, which will trigger the DTC response. The detection time range goal for the DTC is between 100 ps and 2 ns with a sampling frequency of 100 MHz. The current DAC is one of the principal blocks of the circuit, hence it is also made a linearity study for it, where it was verified that it behaved monotonically. The DTC specifications were full-filled, with a minimum and a maximum time delay achieved equal to 0.139 ns and 4.322 ns respectively, in the variable slope method. In terms of linearity it is proved that the constant slope method achieved better DNL and INL response, hence a more stable method. The design was simulated with 16 nm FinFET technology and has a coarse area approximation of 127 µm2 with a power dissipation equal to 125.2 µW.

Este trabalho apresenta uma topologia de Conversor de Digital-para-Tempo (DTC), de modo a criar um Alargamento de Espetro do Relógio (SSC) numa Malha de Captura de Fase (PLL) para redução de Interferência Electromagnética (EMI),com o objetivo de produzir modulação de fase na PLL. Primeiramente, é estudado o modelo linear de pequenos-sinais da PLL e posteriormente é estudado e comparado a linearidade obtida no DTC nos dois modos de funcionamento. Os dois métodos de funcionamento são baseados na criação de uma rampa de tensão com declive constante e outro com declive variável, o que irá ativar a resposta do DTC. O intervalo de tempo de deteção desejado é entre 100 ps e 2 ns com uma frequência de amostragem de 100 MHz. O DAC de corrente é um dos principais constituintes do circuito, logo é efetuado o estudo da sua linearidade, sendo verificado um comportamento monotónico. As especificações do DTC foram atingidas, criando um atraso mínimo e máximo de 0.129 ns e 4.322 ns, respetivamente, no método de declive variável. Em termos de linearidade foi comprovado que o método de declive constante obtém melhor resposta a nível de DNL e INL logo é mais estável. O circuito foi simulado em tecnologia de FinFET de 16 nm e ocupa uma área aproximada de 127 µm2 consumindo aproximadamente 125.2 µW.