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Publicação
Design of a moderate-resolution, ultra-high-speed ADC, for time and frequency interleaved architectures
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Resumo(s)
This thesis investigates the design of a moderate-resolution, ultra-high-speed, binary-weighted successive approximation register (SAR) analog-to-digital converter (ADC) for high-speed applications. One of the main challenges in designing high-speed ADCs is reducing the per-bit conversion time while ensuring linearity. To address this challenge, a new architecture is proposed based on a Loop Unrolled (LU) structure in which, instead of using one comparator per bit, it uses one SAR ADC per bit. In addition, a PMOS/NMOS source-follower (SF), that serves as a track-and-hold circuit, has been integrated to improve speed and linearity. To further increase the sampling speed, a time-interleaving (TI)–frequency interleaving (FI) hybrid structure was considered. However, due to time constraints, only the TI structure was simulated for 2 and 4 channels. The main advantage of the proposed architecture is the reduced settling time of the capacitive digital-to-analog converter (CDAC) voltage between comparisons, which enables higher sampling frequencies and improved linearity provided by the Track-and-Hold circuit. The primary drawback is the increase in area. The architecture was implemented in a standard 28-nm CMOS technology and simulated for 7 and 8-bit SAR ADCs, considering an input frequency of 100 MHz and a sampling frequency of 1 GS/s, along with other frequency configurations. The track-and hold circuit operates from a 1.8-V supply, as it utilizes some IO transistors, while the rest of the core transistors operate from a 990mV supply. The proposed single-channel 7-bit ADC achieves an effective number of bits (ENOB) of 6.1 at a sampling frequency of 1 GS/s, with an input frequency of 100 MHz. The power consumption is 5.783mW, corresponding to a figure of merit (FOM) of 84.3fJ/conversion step. Considering a 4x channels TI structure using an 8-bit ADC and a sampling rate of 4GS/s, the ADC achieves an ENOB of 6.0 bits, consuming 36.28mW of power and achieving a FOM of 142fJ/conversion-step.
Esta tese investiga a implementação de um conversor analógico-digital (Analog-todigital- converter (ADC)), pesado binariamente, que utiliza uma arquitetura de aproximações sucessivas (successive approximation register (SAR)), de resolução moderada e ultra-alta velocidade para aplicações de alta velocidade. Um dos principais desafios no projeto de ADCs de alta velocidade é reduzir o tempo de conversão por bit, garantindo simultaneamente a linearidade. Para enfrentar este desafio, é proposta uma nova arquitetura, baseada numa estrutura Loop Unrolled (LU), na qual, em vez de se utilizar um comparador por bit, utiliza-se um SARADCpor bit. Também,foi integradoumcircuito de amostragemutilizando montagens seguidoras de fontes (source-follower (SF)) PMOS e NMOS, de forma a melhorar ainda mais a velocidade e a linearidade do projeto. Com a intenção de aumentar ainda mais a frequência de amostragem, foi considerada uma estrutura híbrida de amostragem intercalada no tempo e na frequência (time interleaving (TI)–frequency interleaving (FI)). No entanto, devido a limitações de tempo, apenas a estrutura TI foi simulada para 2 e 4 canais. A principal vantagem da arquitetura proposta é a redução do tempo de estabilização da tensão do conversor capacitivo digital-analógico (capacitive digital-to-analog-converter (CDAC)) entre comparações, o que permite usar frequências de amostragem mais elevadas, em conjunto com a melhoria da linearidade proporcionada pelo circuito de amostragem. A principal desvantagem desta arquitetura é o aumento da área ocupada. A arquitetura foi implementada numa tecnologia CMOS padrão de 28 nm e simulada para SAR ADCs de 7 e 8 bits, considerando uma frequência de entrada de 100 MHz e uma frequência de amostragem de 1 GS/s, bem como outras configurações de frequências. O circuito de amostragem opera a partir de uma alimentação de 1.8 V, dado que utiliza alguns transístores IO, enquanto o resto dos transístores são do tipo core e operam a partir de uma alimentação de 990 mV. O ADC proposto de canal único e 7 bits atinge um número efetivo de bits (effective number of bits (ENOB)) de 6.1 bits a uma frequência de amostragem de 1 GS/s, com uma frequência de entrada de 100MHz.Oconsumo de potência é de 5.783mW,correspondendo aumafigura de mérito (figure of merit (FOM)) de 84.3 fJ/etapa de conversão. Considerando uma estrutura TI de 4 canais de ADCs de 8 bits e uma frequência de amostragem de 4 GS/s, oADCatinge um ENOB de 6.0 bits, consumindo 36.28mWde potência e alcançando uma FOM de 142 fJ/etapa de conversão.
Esta tese investiga a implementação de um conversor analógico-digital (Analog-todigital- converter (ADC)), pesado binariamente, que utiliza uma arquitetura de aproximações sucessivas (successive approximation register (SAR)), de resolução moderada e ultra-alta velocidade para aplicações de alta velocidade. Um dos principais desafios no projeto de ADCs de alta velocidade é reduzir o tempo de conversão por bit, garantindo simultaneamente a linearidade. Para enfrentar este desafio, é proposta uma nova arquitetura, baseada numa estrutura Loop Unrolled (LU), na qual, em vez de se utilizar um comparador por bit, utiliza-se um SARADCpor bit. Também,foi integradoumcircuito de amostragemutilizando montagens seguidoras de fontes (source-follower (SF)) PMOS e NMOS, de forma a melhorar ainda mais a velocidade e a linearidade do projeto. Com a intenção de aumentar ainda mais a frequência de amostragem, foi considerada uma estrutura híbrida de amostragem intercalada no tempo e na frequência (time interleaving (TI)–frequency interleaving (FI)). No entanto, devido a limitações de tempo, apenas a estrutura TI foi simulada para 2 e 4 canais. A principal vantagem da arquitetura proposta é a redução do tempo de estabilização da tensão do conversor capacitivo digital-analógico (capacitive digital-to-analog-converter (CDAC)) entre comparações, o que permite usar frequências de amostragem mais elevadas, em conjunto com a melhoria da linearidade proporcionada pelo circuito de amostragem. A principal desvantagem desta arquitetura é o aumento da área ocupada. A arquitetura foi implementada numa tecnologia CMOS padrão de 28 nm e simulada para SAR ADCs de 7 e 8 bits, considerando uma frequência de entrada de 100 MHz e uma frequência de amostragem de 1 GS/s, bem como outras configurações de frequências. O circuito de amostragem opera a partir de uma alimentação de 1.8 V, dado que utiliza alguns transístores IO, enquanto o resto dos transístores são do tipo core e operam a partir de uma alimentação de 990 mV. O ADC proposto de canal único e 7 bits atinge um número efetivo de bits (effective number of bits (ENOB)) de 6.1 bits a uma frequência de amostragem de 1 GS/s, com uma frequência de entrada de 100MHz.Oconsumo de potência é de 5.783mW,correspondendo aumafigura de mérito (figure of merit (FOM)) de 84.3 fJ/etapa de conversão. Considerando uma estrutura TI de 4 canais de ADCs de 8 bits e uma frequência de amostragem de 4 GS/s, oADCatinge um ENOB de 6.0 bits, consumindo 36.28mWde potência e alcançando uma FOM de 142 fJ/etapa de conversão.
Descrição
Palavras-chave
ADC SAR A/D Loop-Unrolled Time-Interleaving Frequency-Interleaving